設計人員不斷面臨提高電子產品性能的挑戰。同時，設計人員需要考慮高速信號在 PCB 設計中的影響，因為不斷增加時鐘頻率和減少上升時間可能會導致信號完整性問題。這需要使用更高的頻率，50MHz 到 3GHz 的頻率已經變得非常普遍。

設計高速 PCB 對支持實際應用至關重要。PCB 處理高速信號時，信號傳輸問題尤為突出。一塊出色的高速板是一種集成各種組件和布線同時避免信號完整性問題的板。我們在高頻板中面臨的三個主要挑戰是信號完整性、EMI/EMC和介電損耗。

在這篇博文中，我們將討論在 PCB 設計中處理高速信號時需要注意的以下因素：

• PCB中的高速信號是什么？

• 為什么高頻下總是有信號失真？

• 我們什么時候需要注意高速 PCB 設計中的信號完整性？

• 克服高速 PCB 設計中信號完整性問題的技術

• 高速 PCB 設計人員的快速提示

• 高速印刷電路板材料 

• 為什么在高速 PCB 設計中包含設計模擬和檢查很重要？

  PCB中的高速信號是什么？

  頻率范圍從 50 MHz 到高達 3 GHz 的信號被認為是高速信號，例如時鐘信號。理想情況下，時鐘信號是方波，但實際上不可能立即將其“低”電平更改為“高”電平（反之亦然）。它具有特定的上升和下降時間，因此它在時域中看起來是梯形。值得注意的是，時鐘信號在頻域中的較高頻率諧波的幅度取決于其上升和下降時間。如果上升時間長于諧波的幅度會變小。

為什么高頻下總是有信號失真？

在低頻 (>1kHz) 下，信號保持在數據特征限制內，系統按預期運行。當速度增加時，更高的頻率影響開始發揮作用，導致振鈴、串擾、反射、地彈和阻抗不匹配問題。它不僅會影響系統的數字特性，還會影響模擬特性。這些問題更容易增加I/O 接口和內存接口的數據速率。實際上，這些問題可以通過采用先進的PCB 設計服務或遵循嚴格的布局指南來避免。信號路由、端接方案和電源分配技術可以幫助設計人員實現有效的 PCB。

我們什么時候需要注意高速 PCB 設計中的信號完整性？

信號完整性：理想情況下，在 PCB 中，信號應該從源 (Tx) 傳輸到負載 (Rx) 未受損/未摻雜。但實際上，它不會發生。信號到達負載時會有一些損耗（阻抗失配、串擾、衰減、反射、開關問題）。信號完整性 (SI) 是定義用于測量高頻區域中這些信號失真的術語。信號完整性通過提供實用的解決方案來幫助預測和理解這些關鍵問題。

高速 PCB 設計需要將走線可視化為傳輸線而不是簡單的電線。識別設計中的最高工作頻率有助于定位應視為傳輸線的走線。如果走線超過該頻率波長的1/10左右，則可以將它們視為傳輸線。這些傳輸線需要數字和模擬分析。

PCB 基板：PCB 構造過程中使用的基板材料會導致信號完整性問題。每個 PCB 基板具有不同的相對介電常數 (ε r ) 值。它決定了信號走線必須被視為傳輸線的長度，當然，在這種情況下，設計人員需要注意信號完整性威脅。

使用 ε r 值，設計人員可以評估信號流動的速度 (V p ) 和傳播延遲( t PD ) 。這些參數有助于確定應將走線視為傳輸線的長度。下圖描述了插入損耗如何隨信號頻率增加。插入損耗（每英寸）是針對 FR-4（玻璃環氧樹脂）和高頻Rogers RO4350B材料測量的。更高的插入損耗可能會導致更大的衰減。單擊此處了解有關PCB 材料和層壓板的更多信息。

克服高速 PCB 設計中信號完整性問題的技術

設計人員可以在高速 PCB 中實現以下設計技術：

1. 高速PCB設計中的阻抗匹配

此參數對于更快和更長的跟蹤運行很重要。影響阻抗控制的三個因素是基板材料、走線寬度和走線距離接地/電源層的高度。

在低頻下，PCB 走線由其直流特性定義。它可以被認為是一個理想的電路，沒有電阻、電容和電感。當頻率上升時，與軌道相關的電感和電容開始影響其性能。由于過孔短截線和走線缺陷導致走線阻抗失配不允許信號在接收器（負載）內被完全吸收；這就是為什么額外的能量被反射到發射器（源）的原因。這個過程一次又一次地重復，直到所有的能量都被吸收。在高數據速率下，它會導致信號過沖、下沖和振鈴，從而產生信號錯誤。為了解決這個問題，這些傳輸線在其下方設有接地層和終端電阻。

計算線路的阻抗很重要。（它是綜合線路粗細、板的介電常數、線路與地平面的距離來計算的。）有時，傳輸線需要穿越不同的層，因此，線路與地平面的距離。地平面發生變化。在這種情況下，可以通過改變線路粗細將線路阻抗保持在相同的值。

注意：對于高頻、高速設計，PCB 走線被視為傳輸線。

1.1 高速PCB設計中的阻抗控制措施

阻抗失配可以通過實施適當的端接方案來控制。端接方案的選擇取決于應用。讓我們討論其中的一些。

1.1.1 并聯終端方案：在該方案中，終端電阻（RT）等于線路阻抗。該終端電阻盡可能靠近負載放置，以實現最高效率。該終端電阻的電流負載在高輸出狀態下最大。

并行端接可在高速 PCB 中提供最高效率。

1.1.2 戴維寧終端方案：它是并聯終端方案的替代方案，其中終端電阻器 (RT) 被分成兩個獨立的電阻器，其等于線路阻抗（組合時）。該方案減少了從電源汲取的總電流并增加了從電源汲取的電流，因為電阻放置在 VCC 和地之間。

高速 PCB 中的戴維寧終端。

1.1.3 有源并聯端接：此處，等于線路阻抗（Z0）的端接電阻放置在偏置電壓路徑中。偏置電壓的排列使得輸出驅動器可以從高電平和低電平信號中提取電流。這種技術需要一個單獨的電壓源，它可以吸收和提供電流以匹配輸出傳輸速率。

高速 PCB 中的有源并行端接。

1.1.4 串聯-RC 并聯終端：在該方案中，電阻和電容（>100pF）組合作為終端阻抗。此處，終端電阻 (RT) 等于 Z0，電容器阻擋低頻信號分量并通過高頻分量。因此，RT 的直流負載效應不會影響驅動器。

高速 PCB 中的串聯-RC 并聯端接。

1.1.5 串聯端接：匹配信號源的阻抗，而不是匹配負載。該方案有助于衰減二次反射。線路阻抗因負載分布而異。因此，單個電阻值并不適用于所有條件。這種方法在源端只需要一個組件，而不是在每個負載上需要多個組件，但通過增加 RC 時間常數來延遲信號路徑。

高速 PCB 中的串聯端接。

1.1.6 差分對終端：在接收設備的信號之間需要一個終端電阻。端接電阻必須與差分負載阻抗匹配（通常為 100Ω）。

高速 PCB 設計中的差分對端接。

2. 高速PCB設計中的衰減

高頻傳輸介質使接收器難以解釋正確的信息。傳輸介質會導致以下傳輸損耗：

2.1 介質吸收：高頻介質中的信號使PCB介質材料吸收信號能量。它會降低信號強度。它只能通過選擇完美的PCB材料來控制。

2.2 趨膚效應：高頻信號也負責產生電流值變化的波形。此類信號具有自感值，這會在高頻下引發增加的感抗。它負責減少 PCB 表面的導電面積，增加電阻，并衰減信號強度。可以通過增加軌道寬度來減少趨膚效應，但這并不總是可行的。

高速PCB設計中的衰減控制

除了仔細選擇 PCB 絕緣體材料和走線布局外，還可以通過包括可編程差分輸出電壓、預加重和接收器均衡來減少信號衰減。差分輸出電壓的增加有助于改善接收器的信號。預加重是僅通過增加第一個傳輸符號的電平來增強高頻信號分量的方式。接收器均衡電路衰減低頻信號分量以彌補傳輸線損耗。

3.高速PCB設計中的串擾

作為電子行業的愛好者，我們都知道當電流（例如信號）通過電線時，它會在其附近產生磁場。如果附近有兩根電線，則兩個磁場可能會相互作用，導致兩個信號之間的能量交叉耦合，稱為串擾。明顯地，電感耦合（由空閑線上源線的磁場感應出的電流）和電容耦合（當空閑線暴露于與源中電壓變化率成正比的電流量時的電場耦合線）負責導致串擾的能量交叉耦合。

高速 PCB 信號線上的串擾。

串擾有兩種類型；垂直和水平。垂直串擾是由其他層或層間的信號引起的，而同層或層內的信號則負責水平串擾。

注意：最大串擾值是接收器的預期電壓與接收器閾值之間的差值。

3.1 高速PCB設計中的串擾控制

可以通過分離走線、在各層之間放置接地層以及使用低介電材料來防止串擾。

3.1.1 走線間距：兩條走線的中心間距至少應為走線寬度的 3 倍。在不干擾兩條走線之間的間隔的情況下，將走線和接地層之間的距離減少到10 密耳有助于減輕串擾。

走線分離可以減少高速 PCB 中的串擾。

3.1.2 實心地平面的放置：可以通過在不同層之間放置實心地平面來防止不同層之間的串擾。雖然增加平面會增加成本，但它們解決了 SI 問題，如控制走線阻抗、減少旁路電容電流環路和電源阻抗等。

實心接地層可以解決高速 PCB 中的信號完整性問題。

3.1.3 低介電常數材料：低介電常數材料通過減少走線之間的互電容/雜散電容來克服串擾。

4. 高速PCB設計中直角走線和過孔的影響

走線布線和過孔位置會通過增加反射、串擾和改變阻抗值來影響信號完整性。具有直角的走線會導致更多輻射，因為它會增加拐角區域的電容值，從而導致特性阻抗發生變化，隨后發生反射。

解決方案：可以通過用兩個 45 度角替換直角彎曲來最小化反射。為了獲得最小的阻抗變化，圓彎曲布線是最好的。

在拐角處，高速信號應由 45° 彎曲代替。

• 過孔對于布線很重要，但包括它們會增加電感和電容值。這會改變特征阻抗值，增加反射。

• 過孔也會增加走線長度。避免在不同的走線上添加過孔。

5. 高速PCB設計中不同布線技術的使用

• 正交布線以在不同層上引導信號并最小化耦合區域。

• 最小化信號之間的平行運行長度 (>500 mils)。僅具有短并行運行的路線。

• 減少驅動器扇出（負載數量）

6. 開關效應：高速PCB設計中的地彈

與模擬不同，數字電路需要快速的開關時間，因為它可以在“0”和“1”以及“1”和“0”信號電平之間切換。當速度增加時，開關周期減少。當多個輸出同時從“高”邏輯切換到“低”時，存儲在 I/O 負載電容中的電荷流入器件。該電流通過對地具有阻抗的引腳通過內部地離開設備。開關電流在該阻抗中產生電壓。因此，器件和電路板地之間存在電壓差。這種電壓差稱為地彈。地彈導致電路板上的其他設備將“低”輸出視為“高”。可以通過采用以下解決方案來減少地彈：

• 引腳壓擺率控制（允許設計人員減慢驅動器的速度，從而降低跳動率）。快速壓擺率負責反射、串擾和地彈；這就是為什么它的減少是必須的。

• 提供多個電源和接地引腳（允許將高速 I/O 引腳靠近接地引腳以減輕開關效應）。

6.1 高速 PCB 中降低地彈的設計考慮

在處理 PCB 中的高速信號時，設計人員應考慮以下設計注意事項：

• 為相應的 VCC/GND 對添加去耦電容。添加去耦電容器盡可能靠近器件的電源和接地引腳。如果電源和 GND 通過過孔到達引腳，則去耦電容器應放置在引腳和過孔之間。

通過將去耦電容器靠近 IC 電源引腳放置，可以降低電源軌噪聲。

• 在輸出端添加外部緩沖器以最小化器件引腳上的負載。

• 通過使用外部設備（例如緩沖 IC）緩沖負載來控制負載電容。

• 最大限度地減少可以同時切換的輸出數量，并在整個設備中均勻分布。

• 盡可能去除上拉電阻（使用下拉電阻）。

• 使用提供獨立 VCC 和接地層的多層 PCB。

• 開發同步設計。這種設計不會受到瞬時引腳切換的影響。

• 實現更大的通孔尺寸以將電容器焊盤連接到電源和接地層，以降低去耦電容器中的電感。

• 將過孔放置在靠近電容器墊的位置。

靠近電容焊盤放置通孔可以減少地彈。

• 使用表面貼裝電容器來最小化引線電感。

注意：通過電源層提供均勻分布的電源可以降低系統噪聲。

另請閱讀：復合放大器的優缺點

7. 高速 PCB 設計中的 EMI 降低

PCB 還會影響系統的 EMI/EMC 性能。自動布線板一般遵守設計規則（DRC），不滿足電磁兼容性要求。此類板需要固定件，例如電纜和屏蔽外殼上的鐵氧體。這就是為什么始終建議確保正確放置組件并優化布線的原因。它有助于實現在給定預算內按時滿足所有電磁兼容性和信號完整性要求的產品。設計一個電磁兼容的 PCB 可以提高整個系統的性能。了解有關EMI 和 EMC 的 PCB 設計指南的更多信息。

每個 PCB 都容易受到電磁干擾。可以通過以下方式減少：

• 使用低電感元件，例如具有低 ESR 和有效串聯電感 (ESL) 的表面貼裝電容器。

• 提供適當的接地以實現最短的電流返回路徑和最短的電流回路。

較短的返回路徑具有較低的阻抗，從而提供更好的 EMC 性能。

• 始終在電源/信號平面旁邊使用堅固的接地平面。

高速 PCB 設計人員的快速提示

• 識別最高頻率網絡并計算系統中的最快上升時間。

• 檢查接收器和源的輸入和輸出處的電氣規格。

• 考慮走線上的受控阻抗值、端接和傳播延遲。閱讀為什么受控阻抗真的很重要？

• 選擇微帶線（指在 PCB 外層布線，由電介質與參考平面（GND 或 VCC）隔開）和帶狀線（指在具有兩個參考平面的內層布線）布線技術。模擬確定哪種方法更符合 EMC 并且可以提供更好的信號完整性結果？

信號通過帶狀線和微帶布線傳輸。

• 對于高質量的信號傳輸，還要考慮時鐘和差分路由技術。

信號通過差分路由傳輸。

• 考慮不同電源電壓的數量。他們有自己的電源平面，還是可以拆分它們？

• 為發射器路徑、接收器路徑、模擬信號、數字信號等功能組創建圖表。

區分高速和低速信號。

• 至少兩個獨立的功能組之間是否存在任何互連？注意它們并始終考慮到其他走線的返回電流和串擾。

• 考慮空間寬度間隙。

• 兩層之間的最小距離應該是多少？

• 鉆孔和通孔的最低要求是什么？使用盲埋孔是否可行？

高速PCB材料

最常用的層壓材料是 FR-4。只要電路板頻率保持在 2.5 到 3 GHz 的范圍內，它就非常具有成本效益。在高速下，Rogers RO4350 等材料比 FR-4 具有更好的性能。唯一的權衡是成本。非 FR-4 材料價格昂貴。

信號通過 PCB 的速度取決于 PCB 的介電常數。舉個例子：當頻率超過5 GHz時，FR-4的介電常數（4.7）下降到4。另一方面，Rogers RO4350的介電值保持恒定（3.5左右）直到15 GHz。如果 PCB 的介電常數隨頻率不斷變化，則信號的不同頻率分量將獲得不同的速度，并在不同的時間到達負載，從而導致信號失真。

為什么在高速 PCB 設計中包含設計模擬和檢查很重要？

信號完整性檢查對于保持設計透明度至關重要。如果在設計過程中沒有執行它，那么一旦電路板建成，它就無法根除。有鑒于此，PCB 設計軟件自帶信號完整性檢查功能，可以優化 PCB 布局，將錯誤降至最低。您想了解更多有關如何模擬通道以識別和解決信號完整性問題的信息嗎？然后觀看我們的 Keysight 教程，了解解決信號完整性問題的基礎知識。

在高速設計中，信號完整性以及設計過程中的 EMC 理解和實施起著重要作用。信號完整性就是識別和消除導致信號質量從 PCB 上的一個點傳輸到另一個點時降低的因素。當 PCB 以高頻運行時，信號完整性變得非常重要，因為信號上升時間很短。采用適當的端接方案、衰減控制、串擾和地彈預防可以幫助設計人員實現可以在高頻下無縫工作的 PCB。此外，符合 EMI 標準的設計也是必不可少的。